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[IDEC] Verilog HDL 기초
오늘부터 이틀간 Verilog HDL 기초에 관해 IDEC강의를 충남대학교 유효영 교수님께서 진행해 주셨다. 오전동안에는 HDL의 소개와 역사, 전자공학에서 IC칩을 바라보는 관점에 대해 소개 하셨으며 오후부터 본격적으로 HDL에 관해 문법, 작성법에 대해 강의가 진행되었다. 오늘 배운 내용을 되짚어보자. Verilog HDL != Hard & Difficult Language == Hardware Description Language 강의 초반에 농담식으로 hdl의 뜻을 비유해 주셨다. 사실 나도 처음에 hdl언어를 봤을때 그동안 봐왔던 C, C++, Python언어와 구조도 다를 뿐더러 읽는 방법도 상당히 어려워서 겁부터 났던 기억이 있다. hdl이 위의 언어와 다른 근본적이 이유가 있었다. 바로 하..
