[verilog | VHDL]
[VHDL] MUX, DEMUX, 4비트 비교기 설계
MUX(Multiplexer) - 여러개 입력 중 제어신호에 의해 선택된 입력을 출력한다. - 4x1 mux이라고 가정하면 input으로 4비트가 들어오고 제어신호에 의해 선택된 부분을 출력한다. 시뮬레이션 결과를 보면 input 4비트와 S라는 선택신호에 의해 00이면 0번비트, 01은 1번비트, 10은 2번, 11은 4번비트를 출력시키는 동작을 보여준다. 1) mux를 if문으로 작성하면 다음과 같다. //if문 library ieee; use ieee.std_logic_1164.all; entity mux_4x1_vhdl is port( I : in std_logic_vector(3 downto 0); S : in std_logic_vector(1 downto 0); Y : out std_logic..
