[verilog | VHDL]
[VHDL] 기본 문법
1. 기본 구성 // AND_VHDL code // package 부분 library ieee; use ieee.std_logic_1164.all; // entity 부분 entity AND_VHDL is port(A, B : in std_logic; c : out std_logic); end AND_VHDL; // architecture 부분 architecture Behavioral of and_VHDL is begin process(A, B) begin if(A='1' and B ='1')then C 대형 설계를 쉽게 할 수 있다) - 컴포넌트의 연결관게는 port map이라는 예약어를 이용하여 이루어짐 architecture behav of half_add is component and_2 por..
