[verilog | VHDL]
[VHDL] 4비트 병렬 가감산기(4-bit Full adder / subtractor)
4비트 가산기(4-bit Full Adder) 4비트 가산기는 말 그대로 1비트 4개를 더할 수 있는 회로를 의미한다. 회로에서 사용된는 구성요소는 1비트자리 반가산기1개, 전가산기 3개만 적용하면 된다. 처음 LSB연산할때는 하위자리에서 받는 캐리가 없기 때문에 반가산기를 이용하며 나머지 3비트는 전부 캐리를 고려해야 하기 때문에 전가산기를 이용한다. 이러한 동작의 논리회로는 다음과 같다. 최종 결과는 a와b를 더한 결과와 MSB에서 나오는 캐리까지 포함하여 총 5비트가 나오게 된다. 위의 동작을 VHDL 구조적 모델링으로 구현하면 다음과 같다. library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std..
