[verilog | VHDL]
[VHDL] 1비트 가감산기 설계(half / full, adder / subtractor)
반가산기(Half adder) 한자리 2진수 2개를 입력해 합(sum)과 올림수(carry)를 계산하는 덧셈 회로이다. 진리표와 논리회로는 다음과 같다. and게이트와 xor게이트를 사용하기 때문에 구조적모델링을 이용하여 컴포넌트를 불러오는 방식으로 코드를 작성하면 다음과 같다. (현재 작업중인 디렉토리에 and, xor게이트에 대한 .vhd파일을 저장해야 한다.) library IEEE; use IEEE.STD_LOGIC_1164.all; entity half_adder is Port (X : in STD_LOGIC; Y : in STD_LOGIC; S : out STD_LOGIC; C : out STD_LOGIC); end half_adder; architecture Structural of half..
